注册 登录  
 加关注
   显示下一条  |  关闭
温馨提示!由于新浪微博认证机制调整,您的新浪微博帐号绑定已过期,请重新绑定!立即重新绑定新浪微博》  |  关闭

dp: 生活的脚步,进步的点滴...

Cam、DSP、FPGA、PM、Life、More ...

 
 
 

日志

 
 

DM648网口异常之JTAG时钟捣蛋  

2012-03-06 10:17:20|  分类: 默认分类 |  标签: |举报 |字号 订阅

  下载LOFTER 我的照片书  |
今天看到了个帖子,关于DM648网口异常的。最终原因是JTAG的TCLK没有下拉导致。下面是原帖部分内容:
     We've been having problems with Ethernet comms on our custom board……
     The root of the problem is the need for a pull down on the TCK pin, as per TI Advisory note 1.1.4. I added this and the port started to behave itself instantly. 
    
    在网上搜到相关的注释及说明:
    因为JTAG的TCLK与网络部分的STCICLK共用,STCICLK需要默认下拉,而该引脚在DSP内部默认上拉,所以会导致网络模块异常。
    Figure Workaround Example
    Advisory 1.1.4
    Revision(s) Affected Details
    3-Port Ethernet Switch Subsystem (3PSW) clocking problem normal functional operation earlier (JTAG controller clock) internally shared 3-Port Ethernet Switch Subsystem's (3PSW) STCICLK test debug mode. order 3-Port Ethernet Switch Subsystem (3PSW) proper clocking normal functional operation, STCICLK needs held low. since there internal pullup TCK, keeps 3-Port Ethernet Switch Subsystem from locking external REFCLKP/N proper operation. should externally pulled down with resistor.
  评论这张
 
阅读(438)| 评论(0)
推荐

历史上的今天

在LOFTER的更多文章

评论

<#--最新日志,群博日志--> <#--推荐日志--> <#--引用记录--> <#--博主推荐--> <#--随机阅读--> <#--首页推荐--> <#--历史上的今天--> <#--被推荐日志--> <#--上一篇,下一篇--> <#-- 热度 --> <#-- 网易新闻广告 --> <#--右边模块结构--> <#--评论模块结构--> <#--引用模块结构--> <#--博主发起的投票-->
 
 
 
 
 
 
 
 
 
 
 
 
 
 

页脚

网易公司版权所有 ©1997-2016