注册 登录  
 加关注
   显示下一条  |  关闭
温馨提示!由于新浪微博认证机制调整,您的新浪微博帐号绑定已过期,请重新绑定!立即重新绑定新浪微博》  |  关闭

dp: 生活的脚步,进步的点滴...

Cam、DSP、FPGA、PM、Life、More ...

 
 
 

日志

 
 

DSP中断延迟分析  

2014-01-09 10:02:57|  分类: 默认分类 |  标签: |举报 |字号 订阅

  下载LOFTER 我的照片书  |
DSP的中断延迟(Interruput latency)产生的主要原因有:

1.中断被屏蔽。

分为:

a.指令级中断屏蔽。如分支延迟间隙(branch delay slot),C64x+ SPLOOP hardware。

b.程序级中断屏蔽。如CSL库、算法库可能存在屏蔽中断的代码片段。

2.中断服务程序调用延迟。

中断调用可通过DSP/BIOS的HWI_dispatcher接口,也可直接修改中断向量表。 HWI_dispatcher会带来少量的延迟。


  C64x核 C64x+核
 中断延迟 7 cycles 9 cycles
 中断负荷 11 cycles 13 cycles  
   

实测C64x+核@549MHz GPIO中断服务延迟约800ns。


若遭遇了比上述严重的中断延迟,dp建议你分析CPU在延迟器件的运行状态和内容以找出根因。


参考资料:

Branch delay slot

Interrupt_Latency_Checker

High Interrupt Latency with TI Chip Support Library

  评论这张
 
阅读(483)| 评论(0)
推荐

历史上的今天

在LOFTER的更多文章

评论

<#--最新日志,群博日志--> <#--推荐日志--> <#--引用记录--> <#--博主推荐--> <#--随机阅读--> <#--首页推荐--> <#--历史上的今天--> <#--被推荐日志--> <#--上一篇,下一篇--> <#-- 热度 --> <#-- 网易新闻广告 --> <#--右边模块结构--> <#--评论模块结构--> <#--引用模块结构--> <#--博主发起的投票-->
 
 
 
 
 
 
 
 
 
 
 
 
 
 

页脚

网易公司版权所有 ©1997-2016